PCB-Lagen erklärt: Von 1-lagig bis 32-lagig — Aufbau, Designregeln und Auswahlkriterien

Ein 4-lagiger Motorcontroller für Industrieantriebe fiel bei der EMV-Prüfung nach IEC 61000-4-3 durch — die abgestrahlten Emissionen lagen bei 30 MHz um 12 dB über dem Grenzwert. Die Ursache war kein fehlerhafter Bauteilfilter, sondern das PCB-Stackup: Die Signallagen lagen nicht benachbart zu Masse-Planes, die Return-Pfade für die 48V-Schaltsignale waren unterbrochen, und der 0,8 mm Abstand zwischen Signal- und Power-Layer erzeugte unnötig hohe Loop-Induktivitäten. Die Lösung war ein 6-Lagen-Redesign mit symmetrischem Stackup (S-G-S-P-G-S), das die Emissionen um 18 dB senkte — bei einem Mehrpreis von 2,80 € pro Board, aber 45.000 € eingesparten Re-Test-Kosten und sechs Wochen weniger Time-to-Market.

"Wenn ein PCB-Design bei 8 Lagen nur 75 bis 100 µm Prozessreserve hat, kippt die Serienfaehigkeit schnell. Ich plane bei IPC-6012 Class 2 lieber so, dass nach Bohr- und Registriertoleranz noch mindestens 100 µm sicher stehen bleiben."

Dieser Artikel erklärt die Struktur von PCB-Lagen (Leiterplattenlagen), von einlagigen Layouts bis zu 32-lagigen Multilayern, und zeigt, welche Lagenanzahl für welche Anwendung sinnvoll ist. Geschrieben für Hardware-Ingenieure und NPI-Manager, die Stackups spezifizieren, DFM-Reviews durchführen und Kosten gegen Performance abwägen müssen.

Grundlagen: Was sind PCB-Lagen und wie werden sie aufgebaut?

Eine Leiterplatte besteht aus einem oder mehreren Kupferlagen, die durch dielektrisches Material (Substrat) getrennt sind. Jede Kupferlage kann als Signallage, Masse-Plane (Ground) oder Versorgungs-Plane (Power) fungieren. Die Anzahl der Lagen bestimmt nicht nur die Routing-Dichte, sondern auch die Impedanzkontrolle, die EMV-Performance, die Wärmeabfuhr und die Fertigungskosten.

Der Aufbau erfolgt durch Prepreg (vorimprägniertes Glasgewebe mit Epoxidharz) und Core (vollständig ausgehärtetes Laminat mit Kupfer auf beiden Seiten). Ein Core ist typisch 0,1–2,0 mm dick, ein Prepreg 0,05–0,2 mm. Bei Multilayern werden mehrere Cores und Prepregs in einer Presse unter Temperatur und Druck laminiert.

Die IPC-Norm IPC-2221 (Generic Standard on Printed Board Design) definiert die grundlegenden Designregeln, während IPC-4101 die Laminatmaterialien spezifiziert. Für starre Multilayer-Boards gilt IPC-6012 (Qualification and Performance Specification for Rigid Printed Boards), das die Klassen 1–3 mit zunehmenden Anforderungen definiert.

Einlagig, zweilagig, vierlagig: Die gängigen Konfigurationen im Detail

1-lagige Leiterplatten (Single-Sided)

Eine Kupferlage auf einem Substrat — das einfachste und günstigste Layout. Alle Leiterbahnen, Pads und Durchkontaktierungen (falls vorhanden) befinden sich auf einer Seite. Typische Anwendungen: LED-Streifen, einfache Steuerungen, Consumer-Elektronik mit niedriger Komplexität.

• Minimale Leiterbahnbreite: 0,15 mm (6 mil) bei Standardprozessen
• Keine Impedanzkontrolle möglich
• Keine EMV-Optimierung durch Planes
• Typische Kosten: 0,05–0,15 €/cm²

2-lagige Leiterplatten (Double-Sided)

Zwei Kupferlagen auf beiden Seiten eines Cores. Durchkontaktierungen (Vias) verbinden beide Lagen. Die Standardlösung für die meisten einfachen bis mittleren Designs.

• Typischer Aufbau: Top (Signal/Komponenten) — Core (1,6 mm FR4) — Bottom (Signal/Masse)
• Impedanzkontrolle begrenzt möglich (Microstrip auf einer Seite)
• Minimale Via-Bohrung: 0,2 mm (8 mil) mechanisch
• Typische Kosten: 0,10–0,30 €/cm²

4-lagige Leiterplatten

Der Einstieg in die professionelle EMV- und Impedanzkontrolle. Zwei Signal- und zwei Plane-Lagen bilden die Grundstruktur. Dies ist die häufigste Multilayer-Konfiguration und der Standard für die meisten industriellen und Consumer-Anwendungen.

• Typischer Aufbau: Top (Signal) — Prepreg — GND-Plane — Core — Power-Plane — Prepreg — Bottom (Signal)
• Impedanzkontrolle: ±10 % problemlos, ±5 % mit engen Toleranzen
• Via-Strukturen: Durchkontaktierungen (PTH), keine Blind/Buried Vias nötig
• Typische Kosten: 0,25–0,60 €/cm²

6-lagig bis 32-lagig: Wann mehr Lagen sinnvoll sind

Ab 6 Lagen wird das Stackup-Design komplex, aber die Performance-Vorteile sind erheblich. Jede zusätzliche Lagenpaarung eröffnet neue Routing-Möglichkeiten und verbessert die Signalintegrität.

Tabelle: Lagenanzahl — Eigenschaften, Anwendungen und Kostenvergleich

Die Kostenfaktoren steigen nicht linear — der Sprung von 4 auf 6 Lagen ist moderat (ca. +40 %), während der Sprung von 8 auf 12 Lagen deutliche Mehrkosten durch zusätzliche Laminationszyklen, erhöhte Ausschussraten und längere Durchlaufzeiten verursacht. Ab 10 Lagen werden oft HDI-Technologien (High Density Interconnect) mit Blind- und Buried-Vias erforderlich.

Stackup-Design: Die kritischen Entscheidungen

Das Stackup (Schichtaufbau) ist die wichtigste Designentscheidung bei Multilayern. Ein schlechtes Stackup macht auch 8 Lagen nutzlos; ein gutes 4-Lagen-Stackup kann ein schlechtes 6-Lagen-Design übertreffen.

Die drei Grundregeln des Stackup-Designs

1. Jede Signallage muss benachbart zu einer Referenzebene (GND oder Power) sein. Der Abstand Signal-Referenz bestimmt die Impedanz und die Loop-Induktivität. Je kleiner der Abstand, desto besser die Signalintegrität und EMV.
2. Masse- und Versorgungsplanes sollten als Paar eng benachbart sein. Dies erzeugt eine hohe Planar-Kapazität, die bei hohen Frequenzen als lokale Decoupling-Kapazität wirkt. Ein Abstand von 0,1 mm zwischen GND und VCC liefert ca. 100 pF/cm².
3. Das Stackup muss symmetrisch sein. Asymmetrische Stackups verursachen Verzug (warping) während des Laminierens und Reflows. IPC-6012 fordert für Class 3 ein Bow/Twist von max. 1,5 %.

Tabelle: Die drei gängigsten 4-Lagen-Stackups im Vergleich

Impedanzkontrolle und dielektrische Parameter

Die Impedanzkontrolle ist der häufigste Grund, warum Ingenieure von 2 auf 4 oder mehr Lagen wechseln. Für Hochgeschwindigkeitssignale (USB, HDMI, PCIe, Ethernet) ist eine kontrollierte Impedanz von 50 Ω (Single-Ended) oder 100 Ω (Differential) zwingend erforderlich.

Die Impedanz hängt von vier Parametern ab:

• Leiterbahnbreite (W): Breitere Bahnen senken die Impedanz
• Abstand zur Referenzebene (H): Geringerer Abstand senkt die Impedanz
• Dielektrizitätskonstante (Dk/εr): FR4 hat Dk ≈ 4,2–4,6 bei 1 GHz
• Kupferdicke (T): Dickeres Kupfer senkt die Impedanz leicht

Für eine 50-Ω-Microstrip-Leitung auf FR4 (Dk = 4,4) mit 0,18 mm Abstand zur GND-Plane ergibt sich eine Leiterbahnbreite von ca. 0,34 mm (13,5 mil) bei 35 μm Kupfer. Bei 0,10 mm Abstand reduziert sich die Breite auf ca. 0,17 mm (7 mil). Ein Fehler von 0,02 mm in der Leiterbahnbreite kann die Impedanz um 2–3 Ω verändern.

Nach IPC-2141 (Design Guide for High-Speed Controlled Impedance Circuit Boards) sollte die Impedanztoleranz für die meisten Anwendungen ±10 % nicht überschreiten. Für PCIe Gen 3/4 und USB 3.x sind ±5 % empfohlen.

Via-Strukturen und Durchkontaktierungen in Multilayern

Ab 6 Lagen werden Via-Strategien entscheidend. Durchkontaktierungen (Through-Hole Vias) durchbohren alle Lagen und blockieren Routing-Kanäle auf jeder Ebene. Ab 8 Lagen ist dieses Problem so gravierend, dass Blind Vias und Buried Vias eingesetzt werden müssen.

• Through-Hole Via (PTH): Bohrung durch alle Lagen, Aspect Ratio max. 10:1. Kosten: geringste, aber Routing-Blockade auf allen Lagen.
• Blind Via: Von Top oder Bottom bis zu einer definierten Innenlage. Erfordert kontrollierte Bohrtiefe oder sequenzielle Lamination. Kosten: +30–50 % pro Via-Typ.
• Buried Via: Zwischen zwei Innenlagen, nicht von außen sichtbar. Erfordert zusätzliche Laminationszyklen. Kosten: +50–80 % pro Via-Typ.
• Microvia (HDI): Lasergebohrt, max. Tiefe 0,25 mm, max. Aspect Ratio 1:1. Typisch 0,10 mm Durchmesser. Nur in HDI-Designs (IPC-6016) sinnvoll.

"Bei 0,5-mm-Pitch und bleifreiem Reflow mit 255 bis 260 C darf die Material- und Finish-Auswahl nicht getrennt bewertet werden. Genau an dieser Schnittstelle entstehen Black Pad, Head-in-Pillow oder Delamination."

Thermomanagement: Kupferdicke und innere Planes

Die Kupferdicke ist nicht nur ein elektrischer, sondern auch ein thermischer Parameter. Standard ist 35 μm (1 oz/ft²), aber für Power-Planes und Hochstromanwendungen sind 70 μm (2 oz) oder 105 μm (3 oz) gängig.

Die thermische Leitfähigkeit einer 35 μm dicken Kupfer-Plane auf einer 1,6 mm FR4-Platte ermöglicht eine Wärmeausbreitung von ca. 2–3 W bei einer 5×5 mm Pad-Fläche. Mit 105 μm steigt dieser Wert auf ca. 6–9 W — ein Faktor von 3× bei nur 3× Materialdicke, weil die laterale Wärmeausbreitung quadratisch mit der Dicke zunimmt.

Für innere Power-Planes in 4+ Lagen-Designs gilt: Je dicker das Kupfer, desto besser die Stromtragfähigkeit und Wärmeabfuhr, aber desto schwieriger wird die Feinlinienätzung. Leiterbahnen < 0,10 mm (4 mil) sind mit 70 μm Kupfer kaum noch prozesssicher herzustellen. Die IPC-2221 empfiehlt für interne Leiterbahnen mit 70 μm Kupfer eine Mindestbreite von 0,15 mm.

DFM-Aspekte: Was die Fertigung wirklich einschränkt

Die Lagenanzahl beeinflusst mehrere Fertigungsparameter direkt:

• Aspect Ratio: Das Verhältnis von Boarddicke zu Bohrungsdurchmesser. Bei einem 1,6 mm dicken 4-Lagen-Board und 0,3 mm Bohrung: 5,3:1 — problemlos. Bei einem 3,2 mm dicken 12-Lagen-Board und 0,2 mm Bohrung: 16:1 — jenseits der Machbarkeit für Standardprozesse.
• Laminationstoleranzen: Jede zusätzliche Lagenpaarung addiert ±0,05 mm Toleranz zur Boarddicke. Ein 4-Lagen-Board mit 1,6 mm hat ±0,10 mm; ein 12-Lagen-Board mit 2,4 mm hat ±0,20 mm.
• Pressfit-Kompatibilität: Für Pressfit-Steckverbinder fordert IEC 60352-5 eine Boarddicke von 1,5–2,5 mm mit ±0,1 mm Toleranz.
• Ausschussrate: Die Ausbeute sinkt mit der Lagenanzahl. Typisch: 4 Lagen ≈ 98 %, 8 Lagen ≈ 95 %, 12 Lagen ≈ 90 %, 20 Lagen ≈ 80 %.

Häufige Fehler bei der Lagenwahl

Entscheidungsrahmen: Welche Lagenanzahl für welche Anwendung?

• 1–2 Lagen: Signalrate < 100 MHz, < 50 Komponenten, keine Impedanzanforderung. Typisch: LED-Treiber, einfache Sensoren, Netzteile.
• 4 Lagen: Signalrate < 1 GHz, 50–200 Komponenten, Impedanz ±10 %. Typisch: MCU-Boards, USB 2.0, CAN-Bus, Industrie-Steuerungen.
• 6 Lagen: Signalrate < 5 GHz, 200–500 Komponenten, Impedanz ±7 %. Typisch: USB 3.0, PCIe Gen 1/2, Gigabit Ethernet.
• 8 Lagen: Signalrate < 10 GHz, 500–1000 Komponenten, Impedanz ±5 %. Typisch: PCIe Gen 3, SATA 6G, DDR4.
• 10+ Lagen: Signalrate > 10 GHz, > 1000 Komponenten, HDI erforderlich. Typisch: Server-Backplanes, 5G-Module.

Aktionsliste: 8 Punkte für Ihr nächstes PCB-Layer-Design

1. Definieren Sie die Signalrate und Impedanzanforderung VOR der Lagenwahl — nicht danach.
2. Wählen Sie die minimale Lagenanzahl, die Ihre Anforderungen erfüllt — nicht die maximale, die das Budget erlaubt.
3. Spezifizieren Sie das Stackup mit konkreten Dickenangaben (mm) für jede Schicht, nicht nur „4L FR4“.
4. Stellen Sie sicher, dass jede Signallage benachbart zu einer GND-Plane liegt — Abstand < 0,2 mm für Impedanzkontrolle.
5. Validieren Sie die Symmetrie des Stackups: Kupferverteilung und Schichtdicken müssen spiegelsymmetrisch zur Mittelebene sein.
6. Klären Sie mit Ihrem Fertigungspartner die Laminationssequenz, BEVOR Sie Blind/Buried Vias spezifizieren.
7. Fordern Sie Impedanz-Testcoupons auf dem Panel an — mindestens ein Coupon pro Panel, messbar mit TDR nach IPC-2141.
8. Berechnen Sie den Return-Pfad für jedes Hochgeschwindigkeitssignal: Wenn das Signal die Referenzebene wechselt, muss der Return-Pfad einen niedriginduktiven Übergang haben (Stitching-Via innerhalb von 0,5 mm vom Signal-Via).

Quellen und weiterführende Literatur

• Wikipedia: Printed circuit board — Grundlagen des Leiterplattenaufbaus
• IPC-Branchenuebersicht — Offizielle IPC-Standards (IPC-2221, IPC-4101, IPC-6012, IPC-2141)

"In über 20 Jahren Fertigungserfahrung haben wir gelernt, dass die Qualitätskontrolle auf Komponentenebene 80%% der Feldzuverlässigkeit bestimmt. Jede Spezifikationsentscheidung, die Sie heute treffen, beeinflusst die Garantiekosten in drei Jahren."

— Hommer Zhao, Gründer & CEO, WIRINGO

"Die beste Stueckliste rettet kein instabiles Prozessfenster. Wenn Lagerzeit, Feuchte und Reflow-Zyklen nicht gegen J-STD-020 und J-STD-004 gerechnet werden, kommt die Ausfallquote oft erst in der Serie ans Licht."

Wenn Sie Designregeln direkt gegen reale Fertigungsfenster spiegeln wollen, helfen auch unsere Seiten zu PCB-Fertigung, HDI-Leiterplatten und PCB-Bestueckung.

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