Boundary Scan fuer PCBAs: Testabdeckung ohne Nadeln

In einem Q1-2026-NPI-Los mit 480 Steuerungs-PCBAs, 0,5-mm-FPGA-BGA und zwei DDR3-Bausteinen hatte der Flying-Probe-Test 91 Prozent Netzabdeckung erreicht, aber 42 FPGA-Netze blieben ohne physische Testpunkte. Boundary Scan nach IEEE 1149.1 fand auf den ersten 30 Baugruppen zwei offene Adressleitungen und einen TDI/TDO-Kettenfehler. Ohne diesen Schritt waeren drei Seriennutzen mit je 160 Boards in den Funktionstest gelaufen, wo die Diagnose pro Fehlerbild 20 bis 35 Minuten gedauert haette.

Dieser Leitfaden richtet sich an Hardware-Entwickler, Testingenieure und Einkaeufer, die eine PCBA-Serie mit BGA, FPGA, MCU, Speicher oder dichtem Fine-Pitch-Layout freigeben muessen. Die typische Einkaufsphase ist klar: Das Layout ist fast fertig, der EMS-Partner fragt nach Testpunkten, und niemand will noch einmal zwei Lagen hinzufuegen. Boundary Scan ist dann kein Ersatz fuer jede Pruefung. Es ist ein Werkzeug, das verdeckte digitale Netze sichtbar macht, wenn Nadeln, AOI und FCT an Grenzen kommen.

Die Rolle hier ist Senior Factory Engineering mit mehr als 15 Jahren Fertigungserfahrung in SMT, NPI, Lieferantenfreigabe und Serienanlauf fuer Industrie- und Medizinbaugruppen. Das Ziel ist eine belastbare Antwort: Wann lohnt sich Boundary Scan, welche DFT-Regeln gehoeren in das Layout, und wie koppeln Sie den Test mit IPC-A-610, IPC-J-STD-001, IPC-9252 und IEEE 1149.1 zu einer realistischen Serienstrategie?

"Boundary Scan ist stark, wenn die Baugruppe digital dicht ist und physische Testpunkte fehlen. Bei einem FPGA mit 484 Balls sind 8 gut gefuehrte JTAG-Pins oft wertvoller als 80 spaet platzierte Testpads ohne echten Zugriff."

Was ist Boundary Scan bei PCBAs?

Boundary Scan ist ein struktureller elektrischer Test, der ueber JTAG-kompatible ICs Pins treiben und Pinzustaende lesen kann. Die Grundlage ist IEEE 1149.1, auch als JTAG-Test-Access-Port bekannt. Statt mit Nadeln direkt auf jeden Netzknoten zu gehen, nutzt der Tester Boundary-Scan-Zellen im IC. Damit lassen sich Opens, Shorts, vertauschte Netze, falsche Pull-ups und einige Bestueckungsfehler finden.

Der Nutzen ist bei Baugruppen mit verdeckten Anschluessen am groessten. Ein BGA mit 0,5 mm Pitch hat keine sichtbaren Loetstellen. AOI sieht nur Bauteillage und Randbereiche, nicht jeden Ball. X-Ray zeigt Loetgeometrie, aber keine logische Netzfunktion. Boundary Scan schliesst diese Luecke, wenn mindestens ein Teil der beteiligten Bauteile scanfaehig ist und die Testkette korrekt herausgefuehrt wurde.

Als oeffentliche Referenzen passen die Einordnungen zu JTAG und IEEE 1149.1, die Grundlagen zu Boundary Scan, die Rolle von IPC in der Elektronikfertigung und der Qualitaetsrahmen von ISO 9000. Die Normnummern im Projekt sollten trotzdem konkret benannt werden: IEEE 1149.1 fuer die Scan-Architektur, IPC-A-610 fuer Akzeptanzkriterien, IPC-J-STD-001 fuer Loetprozessanforderungen und IPC-9252 fuer elektrische Teststrategie.

Boundary Scan, ICT, Flying Probe und FCT im Vergleich

Boundary Scan ersetzt keinen kompletten Testplan. Es verschiebt den Zugriff von mechanischen Nadeln in die Silizium-Pins der scanfaehigen ICs. Dadurch wird der Test bei dichten digitalen Baugruppen stark, aber bei analogen Netzen, Spannungsreglern, Relais, LEDs oder Sensorik bleibt ICT, Flying Probe oder FCT noetig. Die Entscheidung sollte deshalb nach Fehlertyp und Zugriff fallen, nicht nach Tool-Vorliebe.

Die Tabelle zeigt den praktischen Punkt: Boundary Scan ist ein Zugriffswerkzeug. Es wird stark, wenn es mit ICT oder Flying Probe, X-Ray-Inspektion und einem definierten Funktionstest kombiniert wird. Ein Boundary-Scan-Pass sagt nicht, dass die Baugruppe in der Anwendung funktioniert. Er sagt, dass definierte digitale Verbindungen unter Testbedingungen elektrisch plausibel sind.

Die DFT-Regeln, die vor dem Layout stehen muessen

Boundary Scan funktioniert nur, wenn Design for Test frueh geplant wird. Mindestens noetig sind TDI, TDO, TMS, TCK, GND und eine definierte Versorgung oder Referenz. In vielen Projekten kommen TRST, Reset-Steuerung, Mode-Pins und eine separate Programmierspannung hinzu. Der Stecker muss mechanisch erreichbar sein, auch wenn das Board spaeter im Gehaeuse liegt oder als Box Build getestet wird.

Kritisch ist die Kettenarchitektur. Ein einzelner defekter Baustein kann die ganze JTAG-Kette blockieren. Bei komplexen Boards trennen wir daher oft FPGA, MCU und Programmierpfad in zwei Scan-Ketten oder planen Bypass-Optionen ein. Bei gemischten Spannungsdomaenen muessen Pegelwandler und Pull-ups klar dokumentiert werden. Ein 1,8-V-TDO direkt an einem 3,3-V-Adapter ist kein Testplan, sondern ein Spaetfehler.

"Der haeufigste Boundary-Scan-Fehler entsteht nicht im Tester, sondern im Schaltplan: fehlender Pull-up an TRST, falsche Chain-Reihenfolge oder ein Reset, der den FPGA waehrend EXTEST staendig zuruecksetzt. Das kostet in der Linie schnell 2 Stunden pro Los."

Welche Fehler Boundary Scan wirklich findet

Boundary Scan findet vor allem strukturelle digitale Fehler. Dazu gehoeren offene Loetstellen an BGA-Balls, Kurzschluesse zwischen benachbarten Netzen, vertauschte Datenleitungen, falsch bestueckte Widerstandsarrays, fehlende Pull-ups, falsch gesetzte Boot-Straps und eine unterbrochene JTAG-Kette. Bei Speicherinterfaces kann ein Interconnect-Test viele Adress- und Datenleitungsfehler lokalisieren, bevor ein langer Funktionstest ueberhaupt startet.

Grenzen muessen ehrlich dokumentiert werden. Ein analoger Sensorwert, ein DC/DC-Regler unter Last, ein HF-Pfad, ein isoliertes Netzteil oder ein Relaiskontakt braucht andere Pruefmethoden. Boundary Scan sagt auch wenig ueber die Qualitaet einer Loetstelle, wenn der elektrische Kontakt gerade noch besteht. Fuer IPC-A-610 Class 3 und sicherheitsnahe Baugruppen bleibt deshalb die Kombination aus Prozesskontrolle nach IPC-J-STD-001, X-Ray bei verdeckten Anschluessen und elektrischer Endpruefung noetig.

So bewerten Sie die Testabdeckung vor der Bestellung

Ein guter EMS-Partner liefert vor dem Serienlauf eine Coverage-Matrix. Darin stehen alle Netze mit Status: Boundary-Scan-getestet, mechanisch getestet, nur funktional getestet oder ungetestet. Fuer jedes ungetestete kritische Netz braucht es eine begruendete Entscheidung. "Kein Testpunkt vorhanden" ist keine Begruendung, sondern ein Befund.

Bei einer 8-Lagen-Steuerung mit 612 Netzen, 1 FPGA, 1 MCU und 2 DDR-Bausteinen lag unsere erste Coverage-Simulation bei 64 Prozent. Nach drei Schaltplanaenderungen - separater Reset-Zugriff, 12 zusaetzliche Testpads fuer Power-Rails und eine korrigierte JTAG-Chain - stieg die strukturierte Abdeckung auf 87 Prozent. Die Layoutaenderung dauerte 6 Stunden. Der vermiedene ICT-Fixture-Umbau haette 9 bis 12 Arbeitstage gekostet.

Typische Fehler in Boundary-Scan-Projekten

Der erste Fehler ist ein JTAG-Stecker ohne Produktionszugriff. Ein 20-poliger Header auf der spaeter verdeckten Seite mag im Labor bequem sein, hilft aber im Nutzen oder Gehaeuse nicht. Fuer Serien pruefen wir lieber mit klaren Testpads, verriegeltem Adapter oder einem kombinierten Programmier- und Testanschluss. Die Kontaktierung muss zur geplanten Turnkey Assembly passen.

Der zweite Fehler ist fehlende Datenpflege. BSDL-Dateien, Netzliste, BOM, CPL, Schaltplanrevision und Testskript muessen denselben Stand haben. Ein falscher BSDL-Stand kann ein gutes Board als defekt markieren. Ein falscher Chain-Plan kann einen echten TDO-Open als "Toolproblem" tarnen. Genau deshalb gehoert Boundary Scan in die PCBA-Erstmusterpruefung, nicht erst in die Fehleranalyse nach Serienstart.

Der dritte Fehler ist Uebervertrauen. Boundary Scan kann einen Kurzschluss zwischen zwei kontrollierbaren Digitalnetzen sehr gut finden. Es kann aber keinen nassen Flussmittelrest unter einem BGA chemisch bewerten, keine Schichtdicke im Conformal Coating messen und keine thermische Reserve eines MOSFETs pruefen. Wer diese Grenzen kennt, baut eine bessere Testkette.

"Ich akzeptiere Boundary Scan nie als alleinige Serienfreigabe. Fuer BGA-Boards nach IPC-A-610 Class 2 oder Class 3 will ich Boundary Scan fuer Interconnects, X-Ray fuer verdeckte Loetstellen und FCT fuer die echte Funktion sehen."

Entscheidungsrahmen: Wann lohnt sich Boundary Scan?

Boundary Scan lohnt sich, wenn digitale Dichte, eingeschraenkter Zugriff und Diagnosezeit zusammenkommen. Bei einfachen zweilagigen Boards mit THT-Steckern ist Flying Probe meist genug. Bei HDI-Boards mit FPGA, BGA-Speicher und wenigen Testpunkten ist Boundary Scan oft die guenstigere Entscheidung, obwohl Testentwicklung und Adapterarbeit anfallen. Der Break-even liegt nicht nur in Stueckzahl, sondern in vermiedener Fehlersuche.

Der praktische Schluss ist einfach: Boundary Scan sollte vor dem Gerber-Release entschieden werden. Wenn das Layout fertig ist und der JTAG-Zugriff fehlt, wird jeder nachtraegliche Workaround teurer. Bei HDI-PCBs und BGA Assemblysollte die DFT-Frage deshalb Teil des ersten Angebotsgespraechs sein.

Referenzen

1. JTAG / IEEE 1149.1 Ueberblick
2. Boundary Scan Grundlagen
3. IPC in der Elektronikfertigung
4. ISO 9000 Qualitaetsmanagement

FAQ

Kann Boundary Scan einen ICT-Test ersetzen?

Nur teilweise. Boundary Scan prueft digitale Interconnects ueber IEEE 1149.1 sehr gut, misst aber keine analogen Werte und keine passiven Bauteile wie ein ICT. Bei Serien ueber 1.000 Stueck ist oft eine Kombination aus Boundary Scan, ICT und FCT wirtschaftlicher als ein Einzeltest.

Wie viele JTAG-Pins braucht eine PCBA fuer Boundary Scan?

Minimum sind TDI, TDO, TMS, TCK und GND, praktisch also 5 Signale plus stabile Versorgung oder Referenz. Viele Boards brauchen TRST, Reset-Steuerung und Mode-Pins. Planen Sie 8 bis 12 Kontaktpunkte ein, wenn auch Programmierung und Serienadapter vorgesehen sind.

Welche Standards gehoeren in eine Boundary-Scan-Freigabe?

Fuer die Scan-Architektur ist IEEE 1149.1 zentral. Fuer die PCBA-Freigabe gehoeren IPC-A-610 und IPC-J-STD-001 dazu, bei elektrischer Teststrategie auch IPC-9252. Bei Automotive-Projekten wird die Nachweisfuehrung oft zusaetzlich mit IATF 16949 und PPAP verknuepft.

Findet Boundary Scan BGA-Loetfehler sicher?

Boundary Scan findet viele offene oder kurzgeschlossene digitale BGA-Verbindungen, wenn die betroffenen Pins scanfaehig sind. Es bewertet aber keine Void-Fläche und keine mechanische Loetstellenform. Fuer BGA-Freigaben nach IPC-A-610 bleibt X-Ray mit definierten Kriterien noetig.

Was kostet Boundary Scan in der Testentwicklung?

Die Kosten haengen von BSDL-Verfuegbarkeit, Netzliste, Adapter und Testtiefe ab. In NPI-Projekten kalkulieren wir typischerweise 1 bis 3 Arbeitstage fuer Coverage-Analyse, Skriptaufbau und Debug. Ein ICT-Fixture-Umbau kann dagegen 9 bis 12 Arbeitstage kosten.

Wann sollte der EMS-Partner Boundary Scan pruefen?

Spaetestens vor dem finalen Layout-Release. Der beste Zeitpunkt ist das Schaltplan-Review, weil Chain-Order, Reset-Zustaende und Testzugriff dann noch ohne Gerber-Spin korrigiert werden koennen. Nach der Fertigung sind viele DFT-Fehler nur noch mit Handdraehten oder Rework zu retten.