Der Lagenaufbau entscheidet über Signalintegrität, EMV-Verhalten und Fertigungskosten Ihrer Leiterplatte — noch bevor die erste Leiterbahn geroutet wird. Trotzdem behandeln viele Designer den Stackup als Nebensache. Dieser Leitfaden zeigt, wie Sie den Lagenaufbau von 4 bis 10+ Lagen systematisch planen, typische Fehler vermeiden und die Abstimmung mit dem Hersteller effizient gestalten.
Die Kernaussage dieses Artikels
Der Stackup ist keine nachträgliche Ergänzung — er muss die erste Design-Entscheidung sein. Symmetrischer Aufbau, dedizierte Referenzebenen und die frühzeitige Abstimmung mit dem Hersteller sparen Wochen an Nacharbeit und bis zu 30 % der Projektkosten.
Was ist ein Multilayer-Lagenaufbau?
Ein Multilayer-Lagenaufbau (Stackup) beschreibt die Anordnung aller Kupfer- und Isolationsschichten einer Leiterplatte. Jede Lage hat eine definierte Funktion — Signal, Masse, Versorgung — und wird durch Kernmaterialien (Core) und Prepregs voneinander getrennt.
Der Unterschied: Cores sind bereits ausgehärtete, doppelseitig kupferkaschierte Laminate. Prepregs sind teilgehärtete Glasfaser-Harz-Gewebe, die erst während der Laminierung unter Hitze und Druck (170–200 °C, 200–400 psi) aushärten und die Lagen miteinander verbinden.
Ein typischer 4-Lagen-Aufbau sieht so aus: Signal (Top) → Prepreg → Masse (Innen) → Core → Versorgung (Innen) → Prepreg → Signal (Bottom). Ab 6 Lagen werden die Konfigurationen komplexer — und die Design-Entscheidungen kritischer.
Warum der Stackup Ihre wichtigste Design-Entscheidung ist
weniger Abstrahlung bei 4-Lagen vs. 2-Lagen-PCB
Kostenunterschied zwischen 4- und 6-Lagen-Board
Standard-Impedanztoleranz bei kontrolliertem Stackup
max. Verwölbung nach IPC-6012 für SMT-Boards
Der Lagenaufbau beeinflusst vier zentrale Eigenschaften gleichzeitig:
- Signalintegrität: Die Nähe einer Signallage zur Referenzebene bestimmt die Impedanz und das Crosstalk-Verhalten.
- EMV-Performance: Dedizierte Masseebenen direkt unter den Signallagen reduzieren die Abstrahlung um bis zu 15 dB.
- Power Integrity: Eng gekoppelte Power-/Ground-Paare bilden eine effektive Bypass-Kapazität — je enger, desto besser.
- Fertigbarkeit: Ein asymmetrischer Aufbau verursacht Verwölbung (Warpage) beim Reflow — IPC-6012 begrenzt dies auf 0,75 % für SMT-Platinen.
Details zur Impedanzkontrolle finden Sie in unserem Praxisleitfaden zur Impedanzkontrolle.
“Der häufigste Fehler, den wir bei WellPCB sehen: Der Stackup wird als letzter Schritt vor der Bestellung definiert. Richtig ist: Der Stackup muss die erste Design-Entscheidung sein — noch vor dem Routing. Wer den Stackup am Ende ändert, ändert alles.”
Hommer Zhao
Gründer & CEO, WellPCB
Standard-Lagenaufbauten im Vergleich: 4, 6, 8 und 10 Lagen
Nicht jedes Design braucht maximale Lagenzahl. Die folgende Übersicht zeigt die gängigen Konfigurationen mit ihren Stärken und Grenzen.
| Lagenzahl | Empfohlene Konfiguration | Anwendung | Relativer Preis |
|---|---|---|---|
| 4 Lagen | S – G – P – S | IoT, einfache MCU-Designs, Consumer | 1,0× |
| 6 Lagen | S – G – S – S – P – S | USB 3.0, DDR3/4, BGA mit ≤0,8 mm Pitch | 1,3–1,5× |
| 8 Lagen | S – G – S – P – G – S – G – S | DDR4/5, PCIe Gen3+, GbE, Automotive | 1,6–2,0× |
| 10+ Lagen | Projektspezifisch | FPGA, Server, Netzwerk, Aerospace | 2,0–3,0×+ |
S = Signal, G = Ground (Masse), P = Power (Versorgung). Jede Signallage sollte eine direkt benachbarte Referenzebene (Ground oder Power) haben.
Eine detaillierte Analyse der 4- vs. 6-Lagen-Entscheidung finden Sie in unserem Vergleich 4-Lagen vs. 6-Lagen PCB.
Wann brauche ich mehr Lagen? Die 5 Entscheidungskriterien
Mehr Lagen bedeuten höhere Kosten — jedes zusätzliche Lagenpaar erhöht den Fertigungspreis um ca. 20 %. Die Entscheidung sollte daher auf objektiven Kriterien basieren:
Signalgeschwindigkeit
Ab 100 MHz benötigen Signalleitungen durchgehende Referenzebenen — das erfordert mindestens 4 Lagen.
BGA-Breakout
BGA-ICs mit ≤0,8 mm Pitch brauchen interne Signallagen für das Routing. 0,5 mm Pitch erfordert typisch 6–8 Lagen.
EMV-Anforderungen
Dedizierte Ground-Planes zwischen Signallagen reduzieren die Abstrahlung erheblich. Kritisch bei Automotive (CISPR 25) oder Medizin (IEC 60601).
Power Integrity
Mehrere Versorgungsspannungen erfordern separate Power-Planes. Bei 3+ Spannungsdomänen wird ein 6-Lagen-Minimum empfohlen.
Routing-Dichte
Wenn 2 Signallagen nicht ausreichen, um alle Verbindungen zu routen, sind zusätzliche Lagen die sauberere Lösung als dünnere Leiterbahnen oder engere Abstände.
Symmetrie und Verzug: Die IPC-6012-Anforderungen
Ein asymmetrischer Stackup ist einer der häufigsten Gründe für Warpage (Verwölbung) nach dem Reflow-Löten. Der IPC-6012E definiert klare Grenzwerte:
| Kriterium | SMT-Bestückung | Nur THT |
|---|---|---|
| Max. Bow & Twist | 0,75 % | 1,5 % |
| Layer-zu-Layer-Registration | ±50 µm | ±75 µm |
| Gesamtdickentoleranz | ±10 % | ±10 % |
Symmetrie-Regel: Lagenzahl, Kupfergewicht und Materialdicke müssen oberhalb und unterhalb der Mittelachse identisch sein. Ein 6-Lagen-Board mit 35 µm Kupfer auf den Außenlagen und 18 µm auf den Innenlagen ist symmetrisch — solange die Verteilung spiegelbildlich ist.
Häufiger Fehler: Asymmetrische Kupferverteilung
Wenn Sie auf einer Seite massive Ground-Fill-Flächen haben und auf der anderen Seite nur schmale Leiterbahnen, entsteht eine Kupfer-Asymmetrie. Dies kann trotz symmetrischem Lagenstapel zu Verwölbung führen. Achten Sie auf gleichmäßige Kupferverteilung auf allen Lagen.
EMV-optimierter Lagenaufbau: Referenzebenen richtig planen
Die EMV-Performance steht und fällt mit den Referenzebenen. Zwei Grundregeln, die Sie niemals brechen sollten:
Jede Signallage braucht eine benachbarte Referenzebene
Ideale Anordnung: Signal-Ground-Signal-Power. Die Referenzebene unter einem Signal bildet den Rückstrompfad.
Ground-Planes nicht aufteilen
Split-Planes zwingen den Rückstrom zu Umwegen und erzeugen Schlitz-Antennen. Verwenden Sie durchgehende Masseebenen.
Signale nicht über Split-Planes routen
Wenn ein Signal über einen Schlitz in der Referenzebene läuft, springt die Impedanz — EMI-Abstrahlung und Signalprobleme sind die Folge.
Lagenwechsel ohne Via-Stitching vermeiden
Bei Wechsel der Referenzebene (z. B. von L2-Ground auf L5-Power) muss ein Stitching-Via den Rückstrompfad sicherstellen.
Bei Automotive-Designs nach CISPR 25 ist die Referenzebenen-Qualität besonders kritisch. Mehr zu Automotive-Anforderungen lesen Sie in unserem Artikel zu IATF 16949 Anforderungen.
“Ich sage jedem Kunden: Geben Sie mir einen sauberen Stackup mit durchgehenden Referenzebenen, und ich garantiere Ihnen ein Board, das den EMV-Test besteht. Aber ein schlechter Stackup lässt sich weder durch Schirmbleche noch durch Ferrite reparieren.”
Hommer Zhao
Gründer & CEO, WellPCB
Materialauswahl im Multilayer-Aufbau
Die Materialwahl beeinflusst Impedanz, Verluste und die maximale Signalfrequenz. Drei Materialklassen dominieren den Markt:
| Material | Dk (10 GHz) | Df (10 GHz) | Max. Frequenz | Relativer Preis |
|---|---|---|---|---|
| Standard FR-4 | 4,2–4,5 | 0,020–0,025 | ~5 GHz | 1,0× |
| Low-Loss FR-4 (Megtron 6) | 3,17 | 0,002 | ~25 Gbps | 2,0–2,5× |
| Rogers RO4350B | 3,48 | 0,0037 | ~10 GHz | 3,0–4,0× |
| PTFE (RT/duroid 5880) | 2,20 | 0,0009 | 77 GHz+ | 5,0–8,0× |
Hybrid-Stackups kombinieren unterschiedliche Materialien — z. B. Rogers auf den HF-Lagen und FR-4 für die übrigen Lagen. Voraussetzung: Die Dk-Differenz zwischen den Materialien darf maximal 0,3 betragen, die Df-Differenz maximal 0,010. So wird eine saubere Laminierung ohne Delamination sichergestellt.
Den vollständigen Materialvergleich finden Sie in unserem Artikel FR4 vs. Rogers und im großen PCB-Materialvergleich.
Die 8 häufigsten Stackup-Fehler — und ihre Lösung
Aus über 15 Jahren Fertigungserfahrung bei WellPCB: Diese Stackup-Fehler sehen wir am häufigsten — und sie kosten Designer regelmäßig Wochen an Nacharbeit.
| # | Fehler | Auswirkung | Lösung |
|---|---|---|---|
| 1 | Stackup wird zuletzt definiert | Impedanzen passen nicht, Re-Routing nötig | Stackup vor dem Layout mit Hersteller abstimmen |
| 2 | Asymmetrischer Aufbau | Verwölbung > 0,75 %, SMT-Bestückungsprobleme | Symmetrische Kupfer- und Materialverteilung |
| 3 | Signale ohne benachbarte Referenzebene | Unkontrollierte Impedanz, EMI-Probleme | Jede Signallage neben Ground oder Power platzieren |
| 4 | Split Ground Plane | Schlitzantennen-Effekt, EMV-Versagen | Durchgehende Masseebene verwenden |
| 5 | Standard-Dk statt realer Hersteller-Werte | Impedanzberechnung um 5–10 % falsch | Dk-Datenblatt vom Hersteller anfordern |
| 6 | Zu viele Prepregs pro Lage | Harzquetschung, Delaminationsrisiko | Max. 2 Prepregs pro Lagenabstand |
| 7 | Lagenwechsel ohne Stitching-Vias | Fehlender Rückstrompfad, EMI | Via-Stitching bei jedem Referenzebenen-Wechsel |
| 8 | Herstellervorgaben ignoriert | Nicht verfügbare Materialdicken, Aufpreis | Standard-Stackups des Herstellers als Basis nutzen |
Weitere Design-Fallstricke finden Sie in unserem Artikel zu den 10 häufigsten PCB-Design-Fehlern.
Stackup-Design in 6 Schritten
Der folgende Workflow hat sich in hunderten Kundenprojekten bei WellPCB bewährt:
Anforderungen sammeln
Signalgeschwindigkeiten, Impedanzwerte, Spannungsdomänen, BGA-Pitch, EMV-Normen, mechanische Vorgaben (Gesamtdicke, Steckverbinder).
Lagenzahl bestimmen
Basierend auf Routing-Dichte, BGA-Breakout und Referenzebenen-Bedarf. Im Zweifel: Eine Stufe höher planen.
Konfiguration festlegen
Signal- und Plane-Lagen zuordnen. Regel: Jede Signallage direkt neben einer Referenzebene. Power-/Ground-Paar eng koppeln.
Hersteller-Stackup anfordern
Dem Hersteller Ihre Konfiguration mitteilen und einen konkreten Stackup-Vorschlag mit realen Materialdicken und Dk-Werten anfordern.
Impedanzberechnung validieren
Mit den Hersteller-Daten die Impedanz berechnen (Feldsolver oder Saturn PCB Toolkit). Leiterbahnbreiten entsprechend anpassen.
Stackup freigeben und dokumentieren
Finalen Stackup in den Fab Notes dokumentieren. TDR-Testbericht als Lieferbestandteil vereinbaren.
Für eine vollständige Anfrage-Checkliste empfehlen wir unseren Leitfaden zur PCB-Anfrage und die DFM-Checkliste.
“Schritt 4 ist der kritischste: Viele Designer berechnen ihren Stackup mit Standard-FR-4-Werten aus dem Internet. Aber die realen Dk- und Df-Werte variieren je nach Hersteller und Charge. Fordern Sie immer das aktuelle Datenblatt Ihres spezifischen Materials an.”
Hommer Zhao
Gründer & CEO, WellPCB
HDI und Any-Layer: Fortgeschrittene Stackup-Technologien
Wenn Standard-Durchkontaktierungen nicht mehr ausreichen — etwa bei BGA-ICs mit 0,4 mm Pitch oder wenn die Platinenfläche stark limitiert ist — kommen HDI-Technologien zum Einsatz.
HDI-Stackups verwenden Micro Vias (Laser-gebohrte Verbindungen mit ≤150 µm Durchmesser), Blind Vias und Buried Vias statt ausschließlich durchgehender Bohrungen. Der Markt für HDI-PCBs wächst mit einer CAGR von 12 % und wird 2031 voraussichtlich 40,7 Mrd. USD erreichen.
Any-Layer-HDI ist die höchste Stufe: Jede Lage ist mit jeder anderen über Micro Vias verbunden. Das ermöglicht maximale Routing-Dichte, erfordert aber Sequential Lamination — jedes Lagenpaar wird einzeln laminiert und gebohrt. Die Kosten sind entsprechend höher.
Mehr zu Via-Technologien lesen Sie in unserem Vergleich der Via-Typen und im Artikel zu den Top 6 HDI-Anwendungen.
Checkliste: Diese Stackup-Daten gehören in Ihre Fertigungsunterlagen
Stackup-Dokumentation — Pflichtangaben
Häufig gestellte Fragen (FAQ)
Warum gibt es keine 3- oder 5-Lagen-PCBs?
Multilayer-Leiterplatten werden aus doppelseitig kupferkaschierten Cores aufgebaut. Jeder Core hat 2 Kupferlagen. Zusammen mit den Außenlagen ergibt sich immer eine gerade Lagenzahl. Ungerade Lagenzahlen würden einen asymmetrischen Aufbau erzwingen — mit Verwölbung als Folge.
Was kostet ein 6-Lagen-Board im Vergleich zu 4 Lagen?
Rechnen Sie mit einem Aufpreis von 30–50 % gegenüber einer vergleichbaren 4-Lagen-Platine. Die Hauptkostentreiber sind zusätzliche Laminierzyklen, Materialkosten und die engere Prozesskontrolle für Layer-Registration.
Kann mein Hersteller jeden beliebigen Stackup fertigen?
Nein. Jeder Hersteller hat Standard-Stackups basierend auf seinen verfügbaren Core- und Prepreg-Dicken. Abweichungen davon sind möglich, verursachen aber Aufpreis und längere Lieferzeiten. Nutzen Sie immer den Standard-Stackup als Ausgangsbasis.
Wie bestimme ich die richtige Gesamtdicke?
Standard ist 1,6 mm (±10 %). Die Gesamtdicke ergibt sich aus der Summe aller Kupfer- und Isolationsschichten. Bei Steckverbindern (z. B. PCIe-Slots) ist die Dicke oft durch den Connector-Standard vorgegeben. Stimmen Sie die Dicke frühzeitig ab.
Was bedeutet „eng gekoppeltes Power-/Ground-Paar"?
Power- und Ground-Ebene werden mit minimalem Abstand (50–100 µm) direkt nebeneinander platziert. Durch die große Fläche und den geringen Abstand entsteht eine verteilte Kapazität, die als Bypass wirkt — ähnlich wie tausende kleine Kondensatoren über die gesamte Platine verteilt.
Fazit
Der Lagenaufbau ist das Fundament jeder Multilayer-Leiterplatte. Ein durchdacht geplanter Stackup — symmetrisch, mit durchgehenden Referenzebenen und abgestimmt mit dem Hersteller — spart nicht nur Kosten, sondern verhindert Signal-Integrity-Probleme und EMV-Ausfälle, die sonst erst in der Validierung oder im Feld auftauchen.
Die drei wichtigsten Takeaways:
- Den Stackup zuerst definieren — vor dem Layout, nicht danach
- Symmetrie ist Pflicht — asymmetrische Aufbauten verursachen Verwölbung und Fertigungsprobleme
- Herstellerabstimmung spart Wochen — nutzen Sie Standard-Stackups als Basis und stimmen Sie Dk-Werte frühzeitig ab
Referenzen und weiterführende Quellen
- IPC-6012E — Qualification and Performance Specification for Rigid Printed Boards (IPC)
- IPC-2221C — Generic Standard on Printed Board Design (IPC)
- Saturn PCB Design Toolkit — Kostenloser Impedanz- und Stackup-Rechner (Saturn PCB)
- PCB Stackup Design Considerations for High-Speed Design (Altium Resources)
